薄荷 发表于 2022-11-18 17:56:09

怎样通过优化外围来提高芯片的抗ESD能力

为什么在电路中加并联电感会提高芯片的抗ESD能力，原理是什么？电感加多大，加在什么位置效果最佳呢？

仲达 发表于 2022-11-21 09:15:12

静电放电的能量主要集中在几十MHz到500MHz，从频谱上考虑可以对地并联一个几十nH的电感来为静电提供一个放电通道，对射频信号几乎没有影响，对于900MHZ和1800MHz的频段经常用22nH的电感，这样能把静电主要能量频谱上的能量吸收掉很多。
一般加在可能引入静电的位置，比如天线容易引入，那就放在靠近天线的并位。

大利 发表于 2022-11-21 21:40:52

仲达 发表于 2022-11-21 09:15
静电放电的能量主要集中在几十MHz到500MHz，从频谱上考虑可以对地并联一个几十nH的电感来为静电提供一个放 ...

射频电路通常使用电感防止系统级的静电，实际能抗IEC标准多少KV？

火焰神 发表于 2022-12-19 10:33:51

学习了仲达的回复
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